Verilog HDL的简单应用之74ls160功能的实现 |
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结束喽！ 简报这是集成同步加法计数器，也是简单元器件的FPGA实现系列的最后一篇。希望能够对和笔者一样刚刚接触到FPGA的朋友们有所帮助，有所广益。下面，笔者将对74ls16x（x=0,1,2,3）系列进行说明，并用Verilog HDL进行74ls160功能的实现。 引脚该系列元器件均有1+1+1+2+4+4+1+2=16根引脚，其中包括1根时钟信号引脚，1根清零信号引脚，1根置数信号引脚，2根计数使能信号引脚，4根数字输入引脚，4根数字输出引脚，1根进位引脚以及电源和接地引脚。下面为对其引脚的详细说明。 时钟信号引脚（CP）：输入时钟信号，在时钟信号上升沿激发置数或计数功能。清零信号引脚（~CR）：输入清零信号。器件中清零信号引脚相当于一个非门输入，当清零信号输入为高电平（即 ~CR=0）时，计数器清零，进位引脚RCO以及数字输出引脚Q输出低电平。置数信号引脚（~LD）：输入置数信号，即当该引脚输入高电平（ ~LD=0）时将输入的数字传递给输出引脚Q。计数使能信号（EP,ET）：当清零信号CR=0且置数信号LD=0时，计数使能信号有0则保持，全1且处于时钟上升沿则开始计数。数字输入引脚（D,C,B,A）：输入数字，以作为加数参与加法器功能。数字输出引脚（Q）：共4根，输出加法运算后的数据。进位引脚（RCO）：为级联提供功能支持。电源、接地：略。 代码 `timescale 1ns / 1ps module x74x160( input clk, input CR_n, input LD_n, input EP,ET, input D,C,B,A, output reg RCO = 1'b0, output [3:0]Q ); reg [3:0]data_in; assign Q = data_in; always@ (posedge clk or negedge CR_n) begin if(~CR_n) begin data_in |
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